Comment estimer l'utilisation des FPGA pour la conception d'un travail un noyau comme?

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Je considérais une ancienne génération FPGA pour l'interface avec un système existant. Je veux donc une bonne façon d'estimer la quantité d'espace est nécessaire pour remplacer un ASIC donné son nombre de transistors.

  • Est-ce que Verilog par rapport VHDL affecte l'utilisation? (Selon un de nos sous-traitants, il affecte le moment, si l'utilisation semble probable.)
  • Quels sont les effets des pièces de différents fournisseurs ont sur elle? (L'architecture de Actel est significativement différent de Xilinx », par exemple. Je pense une « pondération » sur cette base.)
Créé 27/08/2009 à 01:30
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2 réponses

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Cette discussion à l' origine de comp.arch.fpga semble indiquer qu'il est assez compliqué, y compris des facteurs tels que quel espace par rapport à la vitesse que vous avez demandé des compromis au compilateur VHDL (ou Verilog) à faire, etc. Quand vous considérez que VHDL est la source code et une implémentation FPGA de celui - ci est le code objet, vous comprendrez pourquoi ce n'est pas simple.

« FPGA vs ASIC » note que « un design créé pour bien travailler sur un FPGA est généralement horrible un ASIC et un design créé pour un ASIC peut ne pas fonctionner du tout sur un FPGA (certainement à la fréquence d' origine) ».

Une recherche Google pour portes FPGA ASIC peut avoir d' informations plus utiles.

Créé 27/08/2009 à 03:49
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Verilog contre VHDL a peu de différence réelle sur la vitesse ou l'utilisation. Il est plus lié à la quantité de code que vous devez taper (pour plus VHDL) et forte contre-typage faible.

Les portes de marketing pour les fournisseurs FPGA sont gonflés. Altera contre Xilinx sont une utilisation similaire. Regardez les souvenirs (si la mémoire intensive) et le nombre de bascules; qui sera probablement assez bon.

Pensez à ce que un noyau similaire exige, par exemple, si vous devez faire un noyau de codage d'erreur, regardez un noyau Reed-Solomon.

Créé 08/09/2009 à 17:55
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